进入21世纪以来，集成电路制造工艺的发展日新月异，目前已经进入到了前所未有的纳米级阶段。电源完整性作为系统级芯片设计的重要课题，直接影响到集成电路的可靠性、性能以及功耗。因此，本书作者以系统级电源完整性为切入点，深入探讨了电源完整性的影响、时钟产生及分布、输入/输出单元中的电源完整性设计、电源完整性建模、温度效应以及低功耗电源完整性设计等方面的问题，并以IBMPOWER7+处理器芯片作为实例进行分析，后针对新型碳纳米管互连元件在电源完整性中的应用做了简要讨论。
原书前言在20多年前的1990年，在一个带状记录仪仪器装配线上我碰到一件触动我的事情。在一批新记录仪的测试阶段，仪器电子控制板上出现了一些计数器不能计数的奇怪现象，问题的起源是计数器的供电电源存在较大并且相对高频率的环路噪声，在改进与上市中面临的压力很大，这种噪声产生的真正原因困扰了生产、设计和研发组。这件事触动了我，其实相当简单，这些芯片供电电源网络的高速振荡电流导致了使得仪器功能失效的这些噪声，而这些噪声可以通过在供电电源线路上增加一个大的电感来得到减弱。一个手动制作的环状铁质电感通过串联加入到电源线路，电源不再如往常一样发生振荡，计数器按照设定进行工作，噪声令人吃惊地被抑制掉了。我很快和制造平台设计研发组的总裁一起开了设计总结会，作为当时的惯例，尽管我的设计方案非常前沿，像我这样的年轻人还是没有机会参与这种级别的总结会的。那时人们生产了大量的铁心电感产品，并且改变了设计方法，这使得录音机的生产能以最短的时间向前推进。我从未清楚地去计算这种改进设计带来的利益是多少，但是在计数器芯片数字电路中供电网络采用一种低通滤波器之前，大量的串联电感和去耦电容一起被使用，通过这些事实可以大概猜出上述设计带来的利益情况。这种设计改变了供电网络的共振频率，消除了采用这种电感器之前存在的一个共振，减弱了由于计数器采用整个电路系统专用频率进行计数而激发的共振噪声。
在大约20年以后的2010年，在为一个高速路由器芯片设计实现一个GHz级时钟分配网络的时候，作为老朋友的自感现象又出现了。在常规设计中会完全忽略片上互连电感，随着芯片频率朝着每秒种十亿个时钟周期发展以及自感相关影响逐步深入到可以和全局时钟分配的互连电感相比拟，我非常有兴趣对这种现象进行研究。电感不仅能改善时钟的上升和下降时间，从而降低时钟抖动（jitter），通过对时钟分配系统中时钟驱动级中的过驱动延时进行仔细设计，能减少芯片的时钟偏差（skew）。此外，也可能在将4GHz的时钟芯片分配到芯片外围的I／O电路时，降低电阻的趋肤效应。总之，对这种现象进行研究，可以大大地优化设计。
多年以后，waxingeloquent的在线文章讨论了在时钟和功率分配网络仿真中考虑电感的必要性，我在一篇研究性论文中提出通过考虑互连电感，能很好地优化芯片中使用的金属。通过包括电感、关键的互连细节信息的实际的物理布局仿真，能更深入地理解电源完整性优化、功耗和芯片，包括去耦电容物理布局。第一本关于集成电路的电源完整性分析和管理的书籍在2010年出版，这本书的出版是在我第一次碰到这种电感现象的20年之后。在这段时间我竟然耗费了很多心血去研究绝热逻辑这一块现在被放弃的领域，这个研究领域充满草率的假设和采用简化的RC模型，忽略任何电路的实际细节，如我认识20多年的电感问题。
通过这些情况，你也许能正确地判断出我正在对随着集成电路特征尺寸逐步缩小情况下的电源完整性问题进行研究，在片上互连评估和优化研究中将考虑电感的影响。但是，看到一些出版物中继续在功率网格的实际物理仿真中忽略电荷的流动惯性，采用一些近似和非物理的仿真方法，这会使读者看不到电源完整性退化中的共振或者波的传输特性，甚至会决定了噪声的峰值幅度。这种近似和有限层面的分析将不可能察觉到一些瞬时的物理噪声现象，如在水力学和光学物理频谱中出现的畸形波（指一种分布非常陡峭，峰值远高于周围的局域波）就属于这种情况。这很好理解，对于一个给定的连续电磁频谱，在光纤中能看到的畸形波，在电磁系统中也能看到，只是在频谱幅度小几个数量级。在关于集成电路电源完整性的第一本书中揭示了片上功率网格中关于入射噪声波的电容透镜效应仿真，给本书很大的支持。电感和实际的物理效应会导致明显的延时，也会引起人们揭示芯片功率网格物理现象的兴趣。假设互连网格没有电感就如假设钟摆没有质量，系统不具有势能和动能，换句话说，这是不可能的，这是一个非物理的系统。因此，我出版的这本书但愿能有助于现代电源完整性分析和验证的物理仿真，在本书中采用了一些高级的抽象画和基于物理现象的仿真方法。
本书也是第一次广泛讨论了学术界、工业界和实验阶段的关于电源完整性的一些成果，从电路和芯片设计者的观点出发讨论说明电源完整性退化和它的复杂性。这本书也在一些细节上讨论电源管理和低功耗设计对电源完整性退化的影响。先前的一些书关注建模、仿真和分析，对于设计者来说，可能更关注他们碰到的实际问题，尤其希望在设计早期就能关注一些细节问题，从而能对系统设计和工艺限制的问题提前想好对策。
在特征尺寸达到纳米级，3D集成的年代，集成电路设计中面临非常严酷的现实问题：电源完整性退化将带来严格的限制，需要很多的理论和经验知识来进行处理，这个问题将会由于在垂直方向上集成额外的有源电路而变得更加复杂。
译者序
原书前言
致谢
作者简介
本书作者及分工
第１章 集成电路电源完整性的重要性１
１１ 晶体管缩放和电源完整性退化过程１
１１１ 恒定功率（ＣＰ）和恒定功率密度（ＣＰＤ）缩放下电源完整性３
１１２ 低功耗设计及电源完整性退化４
１１３ 集成电路中的电源网格噪声５
１１４ 电源完整性退化对Ｉ／Ｏ电路及信号完整性的影响８
１２ 电源完整性恶化的因素９
１２１ 电源完整性退化对良率的影响９
１２２ 减少电压扩展和增加功率１１
１２３ 制造及封装技术的增强和成本１２
１２４ 设计和验证成本１３
１２５ 不可持续的能源浪费１３
１３ 参考文献１４
第２章 电源和衬底噪声对电路的影响１５
２１ 电源噪声和衬底噪声１５
２２ 路径以及延迟单元和电源噪声１７
２２１ 路径延迟和电源噪声之间的关系１８
２２２ 组合单元延迟２２
２２３ 触发器时间特性２５
２３ 耦合效应电路级时序分析２８
２３１ 难点２８
２３２ 电源噪声的时间和空间的相关性３０
２３３ 统计噪声模型３２
２３４ 个案分析３４
２４ 模拟／射频（ＲＦ）电路的噪声影响３７
２４１ 电源噪声３７
２４２ 衬底噪声３９
２５ 习题４０
２６ 参考文献４０
第３章 电源完整性中的时钟产生和分布４２
３１ 时钟延时、偏移以及抖动４２
３２ 用于时钟树的互连元件４６
３２１ 互连元件的寄生器件４６
３２２ 电感的定义４６
３２３ 电感提取４７
３２４ 互连元件仿真５３
３２５ 专用的感性互连元件５５
３２６ 信号传输时间和电感５８
３３ 时钟树结构及其仿真６０
３３１ 时钟树结构６０
３３２ 工业级时钟分布网络应用６３
３４ 电源噪声引起的时钟偏移６４
３４１ 串行电路中的电源噪声６４
３４２ 噪声敏感的时钟分布网络仿真６５
３４３ 在电压Ｖ和温度Ｔ变化的情况下，时钟偏移分析的实例６６
３４４ 与时钟偏移和电源噪声有关的其他工作７１
３５ 时钟产生７１
３５１ 对与电源完整性有关的锁相环和延迟锁相环的讨论７２
３５２ 锁相环结构７３
３５３ 准则１：将锁相环与噪声进行隔离７４
３５４ 准则２：将单端电路以及物理版图设计为差分形式７６
３５５ 准则３：环路滤波器、偏置产生电路和压控振荡器的电源抑制比、
噪声设计７８
３６ 数据通信的时钟提取８０
３６１ 开关式鉴相器８０
３６２ 数据恢复延迟锁相环和相位插值器８１
３７ 总结８１
３８ 参考文献８１
第４章 Ｉ／Ｏ电路中的信号及电源完整性设计８３
４１ 引言８３
４２ 单端Ｉ／Ｏ电路设计８４
目 录Ⅺ
４２１ 同步开关输出噪声８４
４２２ 测量的同步开关输出噪声与仿真值的相关性８７
４２３ 片上电源分布网络的测量以及全局电源分布网络中的反谐振峰值８９
４２４ 信号完整性和电源完整性的联合仿真８９
４２５ 从专用集成电路芯片中所见的整体电源分布网络阻抗９３
４２６ 频域内的目标阻抗９５
４２７ 采用依赖于频率目标阻抗的信号衰减估计９８
４３ 差分Ｉ／Ｏ设计９９
４３１ 差分Ｉ／Ｏ电路的信号完整性建模９９
４３２ 差分传输线、串扰噪声和通孔的影响１００
４３３ 机织玻璃纤维的共模转换１０１
４４ 三维系统级封装中的电源完整性设计和评估１０５
４４１ 宽总线结构的优势１０６
４４２ 三种层叠芯片和三维系统级封装配置１０７
４４３ 完整的电源分布网络阻抗及其对同步开关输出噪声的影响１１３
４５ 总结１１８
４６ 参考文献１１９
第５章 电源完整性退化及建模１２１
５１ 背景１２１
５２ 电源完整性建模１２３
５２１ 板级电源完整性１２３
５２２ 封装管壳的电源完整性１２４
５２３ 片上电源网格完整性１２４
５３ 电源完整性分析１２５
５４ 频域分析１２５
５５ 时域分析１２８
５６ 目标阻抗背景１２９
５７ 问题公式化１３０
５８ 最坏情况电源分布网络输出电压噪声１３０
５９ 无可实现性限制的阻抗１３１
５１０ 具有可实现性限制的阻抗１３３
５１０１ 一阶阻抗１３３
５１０２ 二阶阻抗１３４
５１１ 实际电源分布网络１３９
５１１１ 无等效串联电阻的理想ＬＣ结构１４０
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