Verilog HDL数字系统设计原理与实践_王建民著_9787111595823

《Verilog HDL数字系统设计原理与实践》从应用角度出发，详细介绍了利用硬件描述语言进行数字电路设计的基本原理、基本概念和设计方法，包括VerilogHDL语法基础、组合逻辑电路、规则时序逻辑电路、有限状态机及数据通道设计，静态时序分析及跨时钟域数据传输的基本概念、设计方法及应用。全书通过大量、完整、规范的设计实例演示各类数字电路的设计过程和描述方法。每章配有习题，以指导读者深入地进行学习。本书既可以作为电子科学与技术、集成电路设计相关专业本科、研究生数字集成电路前端设计教材，也可作为电子信息、电气工程和自动化相关专业FPGA应用设计课程教材使用。

前言
近年来，硬件描述语言（Hardware Description Language）逐渐取代传统的设计方法，成为数字电路设计的主流方法。本书坚持“用语言、讲设计、重实践”的建设思路，打破传统教材以介绍硬件描述语言语法或者软件使用为重点的传统，以数字电路结构为主线安排教学内容，通过大量完整、规范的设计实例介绍基于Verilog HDL的寄存器传输级（Register Transfer Level，RTL）数字电路设计的基本概念和实现方法。
《Verilog HDL数字系统设计原理与实践》从Verilog HDL基础语法讲起，由浅入深，系统地介绍组合逻辑电路设计、规则时序逻辑电路、有限状态机、有限状态机+数据通道、静态时序分析和跨时钟域设计的基本概念和实现方法；讨论了数字电路结构与面积、速度关系和优化方法及Verilog HDL实现方式，内容涵盖数字电路（前端）设计的全部内容。书中对于数字电路基本原理和设计方法的描述，全部是通过难易程度不同的设计实例演示，大部分设计实例通过简单扩展可以直接应用于具体设计，具有很好的参考价值。《Verilog HDL数字系统设计原理与实践》可以作为电子科学与技术、集成电路设计相关专业本科、研究生数字集成电路前端设计基础教材使用，也可作为电子信息、电气工程和自动化相关专业教授FPGA应用设计课程教材使用。对于有经验的数字电路设计工程师也会有一定的参考价值。
书中全部设计实例在Quartus II 130和ModelSim 102软件环境下编译通过，授课教师在教学过程中可酌情考虑取舍。建议授课学时：48学时；实验学时：16学时。授课教师可以通过wjmfuzzy@126com邮箱，申请本教材配套的CAI课件、习题答案、实验指导书及实验源代码。由于综合软件限制，本书元器件符号采用ANSI/IEEE标准，与国际符号的对照表见附录B。
研究生兰风宇、崔新莹和姚博文校对了部分书稿和代码，李晓和李喆绘制了部分插图，在此表示真诚的感谢。感谢机械工业出版社时静编辑在《Verilog HDL数字系统设计原理与实践》出版过程中给予的无私帮助。
由于时间仓促，书中难免存在不妥之处，请读者原谅，并提出宝贵意见。
作者

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